• 【安全硬件】Chap.4 如何插入一个硬件木马到芯片的时序逻辑电路的漏洞里?如何构建可信赖的状态机?

    2023-01-06 Verilog 2 ℃
    【安全硬件】CHAP.4 如何插入一个硬件木马到芯片的时序逻辑电路的漏洞里?如何构建可信赖的状态机? * 前言:硬件木马 * 1. 时序逻辑电路中的设计漏洞Design Vulnerabilities * * 序列检测器的设计漏洞——以智能门锁的虚位密码漏洞为例 * * 易受攻击的状态机写法Vulnerable State Machine Specifica...
  • 【安全硬件】Chap.5 如何检测芯片中硬件木马?硬件木马的类型有哪些?检测硬件木马的技术

    2023-01-06 Verilog 2 ℃
    【安全硬件】CHAP.5 如何检测芯片中硬件木马?硬件木马的类型有哪些?检测硬件木马的技术 * 前言 * 1. 硬件木马的种类 * 1.1 硬件木马 * * 1.2 硬件木马的区分 * 1.1 物理特性类别硬件木马——Physical hardware trojans * 1.2 激活特性类别硬件木马——Activation * 1.3 动作特性类别硬件木马...
  • 【安全硬件】Chap.3 如何插入一个硬件木马到芯片的组合逻辑电路的漏洞里?不影响正常电路的功能的情况下进行硬件的逻辑加密

    2023-01-04 Verilog 1 ℃
    【安全硬件】CHAP.3 如何插入一个硬件木马到芯片的组合逻辑电路的漏洞里?如何进行硬件的逻辑加密在不影响正常电路的功能的情况下 * 1. 组合逻辑电路的漏洞 * * 组合逻辑电路中的硬件木马—举例 * * Fault injection attacks * 士兵巡逻预案系统解决方法——硬件的逻辑加密(Logic encryption of hardware...
  • 一起学习用Verilog在FPGA上实现CNN----(四)池化层设计

    2023-01-04 Verilog 2 ℃
    1 池化层设计 自顶而下分析池化层的设计过程 1.1 AVERAGE POOL MULTI LAYER 图为该项目的平均池化层,其包含一个AvgPoolSingle单元,模块的输入为图像特征矩阵,输出为池化后的特征矩阵 图片来自附带的技术文档《Hardware Documentation》 池化层的原理图如图所示,其中输入位宽为75264,输出位宽为1881...
  • 【FPGA】基本实验步骤演示 | Verilog编码 | 运行合成 | 设备/引脚分配 | 综合/实施 | 设备配置

    2023-01-04 Verilog 2 ℃
    写在前面:本章的目的是让你理解与门、或门和非门的行为,并使用 Verilog 语言实现多输入与门、或门和非门。在生成输入信号之后,你需要通过模拟来验证这些门的操作,并使用 FPGA 来验证 Verilog 实现的电路的行为。 0X00 引入:与门、或门与非门 构成数字系统电路的最基本元素,以集成电路的形式实现逻辑代数中0和1的运算,作为这些逻辑代数基础的门有...
  • ISE/Vivado调试过程中经常遇到的几种warning,以及解决办法,一些verilog使用技巧

    2023-01-04 Verilog 3 ℃
    由于最近已经也刚刚接手项目,遇到特别多的问题,所以把遇到的问题记录一下,自己学习的同时,把过程分享出来,希望对大家有一定的帮助,共同进步。 下面就是ISE调试过程中经常遇到的几种warning,以及解决办法,自己整理成文档,以供参考: 1、REDECLARATION OF ANSI PORT XX IS NOT ALLOWED “不允许重新声明ansi端口X...
  • Axi协议和verilog实现2-AXI接口

    2023-01-03 Verilog 0 ℃
    本节熟悉axi的接口和通道信号。 Axi有五个通道,每一个通道有不同的信号。读写分离,这是axi带宽高于ahb的根本原因。 图1描述了5个通道的信号流向,下面的完整的列出了axi每个通道的各个信号。 建议大家首先熟悉需要实现的信号,之后再了解其他复杂信号。 图 1 下面的表格详细说明了每个通道里面包含了哪些具体信号。如果这个信号需要在最后的RTL里面实现我会...
  • Axi协议和verilog实现1-AXI总线和关键问题描述

    2023-01-03 Verilog 0 ℃
    Hi,大家好 Axi总是面试的热点问题,axi也是低端和高端芯片的分水岭,本专题从axi协议开始讲解,最后会使用axi做接口实现一个axi接口的双端口ram并验证,实现代码为verilog。本专题会一直更新,直到我找到下一份工作,可能会很久,不过要随时保持战斗力的方法就是随时学习和随时熟悉。首先我们开始了解axi的常用的接口信息,首先说明不常用的信号不实现,...
  • Axi协议和verilog实现3-axi的verilog实现

    2023-01-03 Verilog 0 ℃
    上面学习了axi总线的及本协议和内容,下面来实现一个axi4接口的双端口ram,但是我们只是实现关键信号。 该设计为一个AXI4接口的双口SRAM,支持读写最大outstanding数为30。数据位宽为32bit,RAM深度为256。支持burst方式为只能为INCR,burst长度支持1~16。读写设计分离,不会产生访问阻塞。 为了支持AXI的outsta...
  • 【FPGA开发】Verilog 基础

    2023-01-03 Verilog 2 ℃
    写在前面:本章将对 Verilog 进行简要介绍,并对其基本特性进行讲解说明。之后,我们将按步骤演示如何使用 Vivado 创建简单项目。手动实践部分将根据我们提供的 .v 和 .tb 代码,跟着步骤跑出 Simulation 结果即可。 ------------------------- Ⅰ. VERILOG 基础速览 0X00 什么是 VERILOG H...